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En esta investigación se presenta un modelo eficiente de codificador Reed Solomon RS(n,k), para su descripción usando VHDL (VHSIC hardware description language), bajo la filosofía de sistemas reconfigurables. El principal componente, el multiplicador sobre campos finitos de Galois GF(2m) en base polinómica, ha sido modelado a través de un estructura concurrente de realimentación lineal LFCS (del inglés Linear Feedback Concurrent Structure), cuyas ecuaciones son generadas a partir de la interpretación del circuito LFSR - Linear Feedback Shift Register. La metodología empleada inicia con la descripción VHDL de los componentes, aplicando técnicas de optimización de diseño. Seguidamente, se han simulado el comportamiento de los diseños usando ModelSim XE III 6.3c, y estudiado los reportes generados con la herramienta de desarrollo IDE Xilinx 11, para una interpretación de eficiencia del diseño. Una vez alcanzado un diseño con buenas prestaciones, se han obtenido las ecuaciones del modelo optimizado. Entre los resultados más destacados, se tienen las ecuaciones que soportan el modelo del CESR- Codificador RS(255,k) Eficiente para Sistemas Reconfigurables, a través de un procesamiento concurrente del componente multiplicador y un ahorro de recursos de hardware en el sistema, así como un menor consumo de potencia reportado a través del XPower Analizer. Finalmente, se reconoció la auto-similitud entre el componente de reducción modular del multiplicador y el generador de símbolos de redundancia del codificador Reed Solomon, la cual fue aplicada para la propuesta del modelo de codificador RS concurrente. Esta investigación generó un aporte científico por la interpretación del modelo a nivel de estructuras circuitales, un aporte tecnológico por una descripción eficiente orientada a sistemas reconfigurables de hardware y una propuesta de expansión de los resultados acá alcanzados, para concatenación de códigos. |
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